Yosys — סינתזת RTL ל-FPGA

סינתזה היא השלב שבו תיאור החומרה הופך לרשת שערים אמיתית, ועד שיוסיס הופיע זה היה תחום סגור לחלוטין ליצרנים. Yosys קוראת Verilog, מבצעת אופטימיזציה ומייצרת netlist, ויחד עם nextpnr היא מאפשרת זרימת עבודה מלאה ל-FPGA מסוימים בלי אף כלי קנייני — מהקוד ועד קובץ התכנות. הרישיון מתירני (ISC), והיא משמשת גם כתשתית מחקר וגם בפרויקטים מסחריים. משתלבת עם Icarus Verilog ו-GHDL שבמדריך.