Icarus Verilog — המדריך המלא: סימולטור Verilog קטן ופשוט לקורסים ולפרויקטים
Icarus Verilog הוא מהדר וסימולטור בקוד פתוח לשפת Verilog. כותבים מודול ו-testbench, מהדרים בפקודה אחת ומריצים — והתוצאה היא הדפסות למסך וקובץ גלים. הוא קטן, מותקן בדקה וזמין לכל מערכת הפעלה.
Icarus Verilog
Stephen Williams
מהדר וסימולטור Verilog קלאסי, נוח לסביבות בדיקה וללימוד, עם פלט קובצי גלים.
להורדה מאתר היצרןמה מקבלים
- Verilog מלא לסימולציה — כולל מבנים שאינם ברי-סינתזה, נוחים לכתיבת testbench.
- קובצי גלים — VCD ו-FST לצפייה ב-GTKWave.
- חלק מ-SystemVerilog — תמיכה בחלק מהמבנים הנפוצים של השפה.
- זרימה פשוטה — שתי פקודות: הידור והרצה, נוח לתסריטים ולבדיקה אוטומטית.
- תמיכה בכלים אחרים — עובד עם cocotb לבדיקות ב-Python, ומשמש גם בתוך Digital.
למי זה מתאים
לסטודנטים בקורסי תכנון לוגי ומערכות ספרתיות, ולמהנדסים שרוצים לבדוק בלוק קטן בלי להתקין סביבת FPGA כבדה. לתכנונים גדולים, כמו מעבד שלם, Verilator מהיר בהרבה. אין ממשק גרפי: עובדים בעורך טקסט ובשורת הפקודה.
כלים קשורים
להצגת הגלים — GTKWave. לסינתזה ל-FPGA — Yosys. למי שעובד ב-VHDL — GHDL.
GTKWave
GTKWave Project
מציג גלי אותות לקובצי VCD — הצעד שאחרי סימולציית החומרה.
להורדה מאתר היצרן
Verilator
Veripool
סימולטור Verilog מהיר במיוחד שמהדר ל-C++ — סטנדרט באימות חומרה פתוחה.
להורדה מאתר היצרן
Yosys — סינתזת RTL ל-FPGA
YosysHQ / Claire Wolf
כלי סינתזה בקוד פתוח שממיר Verilog לרשת שערים לוגיים, בסיס לזרימת FPGA פתוחה לגמרי.
להורדה מאתר היצרן
GHDL — סימולטור VHDL
GHDL Project
מהדר וסימולטור VHDL בקוד פתוח, לאימות תיאורי חומרה לפני סינתזה.
להורדה מאתר היצרןהשורה התחתונה
Icarus Verilog הוא נקודת הכניסה הפשוטה ביותר לסימולציית Verilog — חינמי, קל וזמין בכל מקום.