Verilator — המדריך המלא: סימולציית Verilog ו-SystemVerilog המהירה ביותר בחינם
Verilator אינו סימולטור רגיל אלא מהדר: הוא מתרגם Verilog ו-SystemVerilog בני-סינתזה למודל C++ או SystemC מדויק למחזור שעון. את המודל מהדרים ומריצים, והוא מהיר בסדרי גודל מסימולטורים מונחי-אירועים. הוא משמש בפרויקטים אמיתיים של שבבים ומעבדים.
Verilator
Veripool
סימולטור Verilog מהיר במיוחד שמהדר ל-C++ — סטנדרט באימות חומרה פתוחה.
להורדה מאתר היצרןמה מקבלים
- מהירות — הרצה של מיליוני מחזורים, למשל מעבד שמריץ מערכת הפעלה.
- Linting — בדיקה קפדנית של הקוד שמוצאת שגיאות עוד לפני הסימולציה.
- ריבוי ליבות — חלוקת המודל בין כמה ליבות להאצה נוספת.
- קובצי גלים — VCD ו-FST לצפייה ב-GTKWave.
- שילוב עם תוכנה — testbench ב-C++ או ב-Python (דרך cocotb), וסימולציה משותפת עם מודלי תוכנה.
מה צריך לדעת
Verilator מתמקד בקוד בר-סינתזה ודורש מהדר C++ ומעט ניסיון בבנייה משורת הפקודה. לקורס מבוא או לבלוק קטן, Icarus Verilog פשוט יותר להתחלה. הרישיון הוא LGPL או Artistic, וחינמי גם לשימוש מסחרי.
כלים קשורים
לסינתזה של אותו קוד — Yosys. לסימולציה פשוטה ומהירה להתקנה — Icarus Verilog. למי שעובד ב-VHDL — GHDL.
Icarus Verilog
Stephen Williams
מהדר וסימולטור Verilog קלאסי, נוח לסביבות בדיקה וללימוד, עם פלט קובצי גלים.
להורדה מאתר היצרן
GTKWave
GTKWave Project
מציג גלי אותות לקובצי VCD — הצעד שאחרי סימולציית החומרה.
להורדה מאתר היצרן
Yosys — סינתזת RTL ל-FPGA
YosysHQ / Claire Wolf
כלי סינתזה בקוד פתוח שממיר Verilog לרשת שערים לוגיים, בסיס לזרימת FPGA פתוחה לגמרי.
להורדה מאתר היצרן
GHDL — סימולטור VHDL
GHDL Project
מהדר וסימולטור VHDL בקוד פתוח, לאימות תיאורי חומרה לפני סינתזה.
להורדה מאתר היצרןהשורה התחתונה
כשהסימולציה איטית מדי או כשצריך הרבה בדיקות רגרסיה, Verilator הוא הכלי החינמי המהיר ביותר שיש.