Yosys — המדריך המלא: סינתזה של Verilog וזרימת FPGA פתוחה לגמרי

Yosys הוא כלי סינתזה בקוד פתוח: הוא קורא Verilog, מבצע אופטימיזציה ומפיק רשת שערים (netlist). סינתזה הייתה במשך שנים תחום סגור לגמרי בידי היצרנים, ו-Yosys הוא הבסיס של זרימות FPGA פתוחות. הרישיון הוא ISC מתירני.

Yosys — סינתזת RTL ל-FPGA

YosysHQ / Claire Wolf

כלי סינתזה בקוד פתוח שממיר Verilog לרשת שערים לוגיים, בסיס לזרימת FPGA פתוחה לגמרי.

להורדה מאתר היצרן

מה מקבלים

סינתזה ל-FPGA — מיפוי לרכיבי משפחות נתמכות, כמו Lattice iCE40 ו-ECP5.
זרימה פתוחה מלאה — יחד עם nextpnr ממקמים, מנתבים ומפיקים קובץ צריבה.
דוחות — ספירת משאבים, תאי לוגיקה וזיכרונות, כבר בשלב מוקדם.
אימות פורמלי — בסיס לכלי בדיקה פורמלית שבודקים תכונות של התכנון.
תסריטים — כל שלב הוא פקודה, כך שקל לבנות זרימה חוזרת ואוטומטית.

מה צריך לדעת

הזרימה הפתוחה המלאה זמינה רק למשפחות FPGA מסוימות; לרוב השבבים של AMD ו-Intel עדיין צריך את סביבת היצרן. Yosys עובד משורת הפקודה ודורש היכרות עם Verilog. קלט VHDL אפשרי דרך תוסף של GHDL.