GHDL — המדריך המלא: סימולציה של VHDL בקוד פתוח, מהקורס ועד ה-FPGA
GHDL הוא מהדר וסימולטור בקוד פתוח לשפת VHDL. הוא מתרגם את תיאור החומרה לקוד מכונה ומריץ אותו, ולכן הסימולציה מהירה. VHDL היא שפת הלימוד בקורסים רבים, במיוחד באירופה ובאקדמיה, ו-GHDL הוא הדרך החינמית לעבוד איתה בלי סביבה של יצרן FPGA.
GHDL — סימולטור VHDL
GHDL Project
מהדר וסימולטור VHDL בקוד פתוח, לאימות תיאורי חומרה לפני סינתזה.
להורדה מאתר היצרןמה מקבלים
- תקני VHDL — תמיכה ב-VHDL-87, 93 ו-2008.
- קובצי גלים — כתיבת VCD ו-GHW לצפייה ב-GTKWave.
- בדיקות אוטומטיות — הרצת testbench משורת הפקודה, מתאים למערכות CI.
- סינתזה — חיבור ל-Yosys דרך תוסף, לזרימת FPGA פתוחה.
- שילוב עם ספריות — עובד עם מסגרות בדיקה פתוחות כמו VUnit ו-cocotb.
איך עובדים איתו
כותבים את הרכיב ואת ה-testbench בעורך כמו VSCodium, מנתחים את הקבצים, מריצים את הסימולציה ופותחים את קובץ הגלים ב-GTKWave. אין ממשק גרפי מובנה — זה כלי שורת פקודה. GHDL מתאים לאימות לוגי; לבדיקת תזמון על שבב מסוים עדיין צריך את כלי היצרן.
כלים קשורים
להצגת הגלים — GTKWave. למי שעובד ב-Verilog — Icarus Verilog. לבניית מעגל בציור וייצוא ל-VHDL — Digital.
GTKWave
GTKWave Project
מציג גלי אותות לקובצי VCD — הצעד שאחרי סימולציית החומרה.
להורדה מאתר היצרן
Yosys — סינתזת RTL ל-FPGA
YosysHQ / Claire Wolf
כלי סינתזה בקוד פתוח שממיר Verilog לרשת שערים לוגיים, בסיס לזרימת FPGA פתוחה לגמרי.
להורדה מאתר היצרן
Icarus Verilog
Stephen Williams
מהדר וסימולטור Verilog קלאסי, נוח לסביבות בדיקה וללימוד, עם פלט קובצי גלים.
להורדה מאתר היצרן
Digital — סימולטור לוגי
Helmut Neemann
בונים מעגל לוגי ורואים אותו פועל — כולל ייצוא ל-VHDL ול-Verilog.
להורדה מאתר היצרןהשורה התחתונה
GHDL הוא הסימולטור החינמי הסטנדרטי ל-VHDL: מהיר, יציב ומתאים לכל מערכת הפעלה, גם לשימוש מסחרי.